CY7C1423KV解密

 特性

•36 Mbit密度(2 M x 1 M x 18,36)
•333 MHz时钟,高带宽
为减少2-word破裂•地址总线频率
•双数据率(DDR)接口(传输数据在666 MHz)在333 MHz
•两个输入时钟(K,K)为精确的DDR时间
◦静态存储器使用上升只边缘
•两个输入时钟为输出数据(和C)来减少时钟偏差和飞行时间不匹配
•Echo时钟(CQ和CQ)简化数据捕获在高速系统
•在内部自我定时同步写道
•DDR II的运作与1.5周期读延时脱下断言时高
•原理相当于DDR我设备与1周期读延时脱下断言时低
•1.8 V电源,具有核心HSTL输入和输出
HSTL•变量驱动输出缓冲区
•扩大HSTL输出电压(1.4 V VDD)
◦既支持1.5 V和1.8 V IO供应
•在165年推出的球阀FBGA包(13×15×1.4 mm)
•在两Pb-free提供和非Pb-free包
•JTAG 1149.1兼容测试访问端口
•锁相环(PLL)对准确的数据布置

功能描述

CY7C1423KV18的,CY7C1424KV18 1.8 V同步流水线SRAMs,配备DDR II SIO(双数据率分开的I / O)架构。 SIO的DDR II由两个单独的港口:读和写港港口访问内存数组。读取数据输出端口支持读操作和写数据输入端口支持写操作。SIO的DDR二世有单独的数据输入和输出数据完全消除需要转变需要“数据总线与常见的I / O设备。