CY7C2268KV解密

 特性

•36 Mbit密度(2米××18,1米36)
•550 MHz时钟,高带宽
为减少2-word破裂•地址总线频率
•双数据率(DDR)接口(传输数据在1100 MHz)在550 MHz
•在2.5时钟周期可用延迟
•两个输入时钟(K,K)为精确的DDR时间
◦静态存储器使用上升只边缘
•Echo时钟(CQ和CQ)简化数据捕获在高速系统
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功能描述

CY7C2268KV18的,CY7C2270KV18 1.8 V同步流水线SRAMs配备DDR II +架构。 民主德国II +由SRAM核心与外围电路先进的同步。地址被读和写在交替上升的边缘的输入(K)时钟。写数据登记在上升的边缘都K和K .读数据驱动的上升的边缘的K和K .每个地址关联着两个位置是18位的单词(CY7C2268KV18),或36位字(CY7C2270KV18)爆发,这个顺序的设备。