高性能32位内核与基于微控制器存储架构的集成

高性能32位内核与基于微控制器存储架构的集成

 

 

　　微控制器(MCU)领域如今仍由8位和16位器件控制，但随着更高性能的32位处理器开始在MCU市场创造巨大收益，在系统设计方面，芯片架构师面临着PC设计人员早在十年前便遇到的挑战。尽管新内核在速度和性能方面都在不断提高，一些关键支持技术却没有跟上发展的步伐，从而导致了严重的性能瓶颈。技术支持：010-57436216 15313166209 Q Q：1002668449 。

 

　　很多MCU完全依赖于两种类型的内部存储器件。适量的SRAM可提供数据存储所需的空间，而NOR闪存可提供指令及固定数据的空间。

　　在新32位内核的尺寸和运行速度方面，嵌入式SRAM技术正在保持同步。成熟的SRAM技术在100MHz的运行范围更易于实现。对MCU所需的典型RAM容量来说，这个速度级别也更具成本效益。

 

　　标准MCU执行模型——XIP(eXecuteInPlace)更加剧了处理器内核速度和闪存存取时间之间的性能差距。

　　大容量存储中的应用容错及SRAM较高的成本是选择直接从闪存执行的两个主要原因。存储在闪存内的程序基本不会被系统内的随机错误破坏，如电源轨故障。利用闪存直接执行还无需为MCU器件提供足够的SRAM，来将应用从一个ROM或闪存器件复制至目标RAM执行空间。

 

　　简单的指令预取缓冲器和指令高速缓存系统在32位MCU设计中的采用，将大大提高MCU的性能。下面将介绍系统架构师如何利用这些技术将16位的MCU架构升级至32位内核CPU。

　　在MCU设计中引入32位内核

　　介绍了将现有16位设计升级至基本32位内核的情况，显示了新32位内核及其基本外设集合之间的基本联系。由于我们在讨论将新的32位处理器内核集成至新的MCU设计，我们假设可采用新32位内核采用以下规范。

 

　　与很多MCU一样，新的32位内核也采用改良的哈佛架构。因此，程序存储和数据存储空间是在两个独立的总线构架上执行。一个纯哈佛设计可防止数据在程序存储空间被读取，该内核改良的哈佛架构设计仍可实现这样的操作，同时，该32位内核设计还可实现程序指令在数据存储空间的执行。