AT89C5131A解密

 特性

•144 - Mbit密度(14米×36)
•550兆赫的时钟,高带宽
作者为减少•破裂地址总线频率
•双数据率(DDR)接口(传输数据在1100 MHz)在550 MHz
•在2.5时钟周期可用延迟
•两个输入时钟(K,K)为精确的DDR时间
•Echo时钟(CQ和CQ)简化数据捕获在高速铁路系统
•数据有效销钉(QVLD)来指明有效数据输出
•On-die终止(ODT)功能
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功能描述

AT89C5131A的是1.8 - v同步流水线SRAM配备DDR II +架构。 民主德国II +由SRAM核心与外围电路先进的同步。地址被读和写在交替上升的边缘的输入(K)时钟。写数据登记在上升的边缘都K和K .读数据驱动的上升的边缘的K和K .每个地址关联着两个位置是36位字爆发,这个顺序的设备。